三星在Computex 2026上展示了HBM5堆栈内存原型。

三星电子——迈向 HBM5 的第一步

最近，三星电子宣布开始交付 HBM4E 内存样品，但与此同时已在积极研发下一代——HBM5。在 2025 年 Computex 展会上，公司仅展示了一个大型 HBM5 芯片模型，以便让人们对其结构有一个整体了解。现在就能看出，该技术将会非常复杂且要求苛刻。

关键开发细节
参数 | 三星的做法 | 基础晶圆 | 2nm 工艺自制 | DRAM 层数 | 12 至 20 层（1c 类技术） | GAA 晶体管 | 计划用于 2nm 芯片 | 低于 1nm 工艺 | 公司相信未来能掌握
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三星电子子公司技术总监宋在赫（Song Jaehyuk）确认了公司参与这些技术的研发和实施。合同部门的存在使得能够满足最严格客户的需求，包括 Nvidia。

与 HBM4E 的比较
* HBM4E 使用 4nm 基础晶圆和 1c 工艺制造 DRAM 芯片，形成内存堆栈。
* HBM5 将提供：
* 更薄的晶圆（2nm）以及更灵活的层数（12–20）。
* Heat Path Block (HPB)——热导通道，用于高效散热。
* 通过改进架构提升数据交换速度。

HPB 技术已在 HBM4E 上得到验证，三星计划使用先进的热管理方法来提高内存稳定性。HBM5 的大规模生产计划从 2028 年开始，而在 HBM5E 中，DRAM 晶圆将采用更先进的 1d 工艺。

竞争对手的做法
* SK hynix 使用类似的散热技术——iHBM。这意味着三星的解决方案并非在热管理方面独一无二。
* SK hynix 同样在 HBM5 中引入 2nm 芯片，并计划使用 iHBM 进行大规模生产。

结论
三星电子已在基于 2nm 工艺上研发 HBM5，预期可达 20 层 DRAM 并采用创新的 HPB 散热方案。大规模投产预计从 2028 年开始，而像 SK hynix 这样的竞争对手也在使用类似的 iHBM 解决方案。总体而言，三星展示了对低于 1nm 技术的掌握信心，并准备满足最大客户的需求。